FPGA工程师就业班 Vivado渐进式实战 来源 : 宸极教育 2026-09-20
本大纲严格遵循建立硬件逻辑思维 → 掌握 Vivado 核心工具链 → 攻克协议与时序 → 跑通大型工业级实训项目 的渐进式流程。
📄 FPGA 工程师就业班课程大纲 (基于 Vivado 平台)
| 序号 | 课程模块 | 核心内容 |
|---|---|---|
| 1 | 数字电路基础 | 基本逻辑门（与、或、非、异或）、组合逻辑（加法器、译码器、数据选择器）、时序逻辑原理。 |
| 2 | Verilog HDL 语法基础 | 可综合设计、Always 块、组合/时序逻辑建模、阻塞与非阻塞赋值的区别与应用。 |
| 3 | 硬件逻辑思维与基本电路 | 状态机设计（一段式/两段式/三段式 FSM）、锁存器与触发器、计数器、同步器与移位寄存器。 |
| 4 | FPGA 器件架构与工作原理 | FPGA 内部结构（CLB、LUT 查找表、Flip-Flop、分布式与块状 RAM/ROM）。 |
| 5 | Vivado 基础与设计流程 | Vivado 工程创建、RTL 编译、管脚分配与 I/O 规划、Bitstream 烧写与下载。 |
| 6 | 代码仿真与波形分析 | Vivado Simulator 行为仿真流、Testbench 架构编写（Task 与 Function 任务调用）。 |
| 7 | Vivado 在线硬件调试 (Debug) | 信号标记调试、ILA (Integrated Logic Analyzer) 集成逻辑分析器应用、VIO (Virtual Input/Output) 虚拟输入输出控制。 |
| 8 | 初级实战：基础外设驱动 | PWM 呼吸灯 控制、数码管 动态扫描显示、按键消抖逻辑设计。 |
| 9 | Vivado 常用 IP 核深度调用 | 时钟向导（Clock Wizard）、FIFO 编译器（FIFO Compiler）、Dual-Port RAM 及 ROM 配置与时序分析。 |
| 10 | 常用板级低速通信协议 | UART 串口收发器设计、SPI 协议接口开发、I2C 总线协议与 EEPROM 读写实战。 |
| 11 | 高端工业级高速协议与存储 | 千兆以太网（RGMII/GMII） TCP/IP 协议栈实现、DDR3 / SDRAM 控制器接口设计与数据突发传输。 |
| 12 | 时序约束与时序收敛策略 | XDC 约束文件 编写、时钟约束（Create Clock）、输入输出延迟（Input/Output Delay）、STA 静态时序分析与跨时钟域（CDC）处理。 |
| 13 | SoC 架构与软硬联合调试 | Zynq / MicroBlaze 嵌入式软核 架构、AXI4 / AXI-Lite 总线协议、Vitis (SDK) 软硬件协同设计与联调。 |
| 14 | 工作环境与工程效能提升 | Linux 常用命令操作、Tcl 脚本 自动化构建 Vivado 工程、Git 团队协同版本控制。 |
| 15 | 工业级项目实训 (二选一) | 项目 A：基于千兆以太网的高速图像采集与 VGA/HDMI 实时显示系统 项目 B：基于 Vivado 的多通道数据采集与 DDR3 高速缓存系统 |
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