你写了三年 C 语言，突然要对接一块 FPGA 板子，发现"发个读命令"都能卡你两天——因为软件里那套"函数调用"的思维，在硬件世界里根本不成立。
> TL;DR： DSP 和 FPGA 交互的核心不是"谁更快"，而是"谁负责什么"。FPGA 跑并行数据通路，DSP 做控制与算法。接口按速率选：配置走 SPI，中速走以太网，高速走 AXI / 并行总线。软件转硬件者最常翻车在：时钟域交叉没同步、AXI 握手状态机写错、数据位宽没对齐。
一个工厂类比，5 秒看懂分工
把 FPGA 想象成一条高速自动化流水线：机械臂数量固定、动作路径固定，但每秒能同时处理上千个零件。DSP（或任何 CPU）是流水线旁的调度员：反应没那么快，但能根据来料不同临时改配方。
交互的本质就三步：调度员下指令 → 流水线并行执行 → 调度员收结果。
软件工程师最容易误解的点：你以为"调用一个函数"就行，但硬件里没有"函数调用"，只有寄存器读写、总线握手机、中断信号线。
接口怎么选？一张表讲清
| 接口 | 典型速率 | 适用场景 | 软件转硬件上手难度 |
|---|---|---|---|
| SPI / I2C | 1 ~ 50 MHz | 读写配置寄存器、状态位 | ★★ |
| UART | 115 kbps 级 | 调试日志、低速控制 | ★ |
| 以太网 100M / 1G | 100 M ~ 1 Gbps | 中速数据流回传 | ★★★ |
| AXI4 / 并行总线 | 数百 MHz 起 | 高速 DMA、帧级图像传输 | ★★★★ |
判断标准很简单：你的数据是"偶尔读个版本号"还是"每秒灌几 GB 图像"？前者 SPI 够用，后者必须 AXI 或并行总线。
两个最易翻车的环节
时钟域交叉（CDC）。 DSP 跑 800 MHz，FPGA 内部逻辑跑 200 MHz，你直接搬一根数据线过去，信号在两个时钟边界上会"撕裂"。正确做法是用两级触发器同步器或异步 FIFO（格雷码指针） 把两个时钟域隔开，而不是在软件里"多等两个周期"。
AXI 握手状态机。 很多人把 AXI 从设备写成组合逻辑直出 valid/ready，综合后时序彻底乱掉。正确写法是用有限状态机管理握手，每个时钟沿只推进一个状态：
always @(posedge aclk or negedge arst_n) begin if (!arst_n) fsm <= 2'b00; // IDLE else case (fsm) 2'b00: if (m_axi_arvalid) fsm <= 2'b01; // 收到读地址 2'b01: begin m_axi_arready <= 1'b1; m_axi_rdata <= mem[addr_reg]; fsm <= 2'b10; end 2'b10: begin m_axi_rvalid <= 1'b1; m_axi_rresp <= 2'b00; // OKAY fsm <= 2'b00; m_axi_arready <= 1'b0; m_axi_rvalid <= 1'b0; end endcase end
注意全部使用非阻塞赋值（<=）。写仿真看着对，上板就炸，多半是这里用了阻塞赋值。
对软件转硬件的人意味着什么
能看懂 AXI 协议文档、理解 CDC 同步器原理、在 testbench 里跑通完整读写序列——做到这三点，FPGA 岗位面试的技术面基本能过第一关。集中投入的话，大约 6 ~ 8 周可以完成从"会写 C"到"能搭一条 DSP-FPGA 数据通路"的跳跃。
FAQ
DSP 和 FPGA 交互一定要用 AXI 吗？
不一定。低速配置场景（读版本号、写几个控制位）用 SPI 就够，开发量只有 AXI 的十分之一。数据吞吐量超过 100 Mbps 时，再考虑 AXI 或并行总线。
软件工程师应该先啃 AXI 手册还是先学 Verilog 基础？
先学组合逻辑、时序逻辑、FSM，再学 CDC，最后才碰 AXI。跳过基础直接啃手册，大概率在握手状态机那里卡两周。
总结与思考题
DSP 和 FPGA 不是替代关系，是"调度员 + 流水线"的协作。接口选对，一半的坑就绕过去了。
思考题： 如果 DSP 每帧（16 ms）更新一次配置，同时 FPGA 每帧回传 2 MB 图像，你会怎么在带宽上分配配置通路与数据通路？
每个人卡住的地方不一样，与其自己对着 AXI 手册逐页翻，不如让我们帮你诊断一下当前的学习阶段——点击右下角客服窗口，1 对 1 聊聊你最适合从哪一步切入。
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