FAQ

#### FPGA软件硬件协同设计和纯RTL开发到底有什么区别？

纯RTL开发止步于PL端逻辑综合，设计完、时序收敛、板子能跑就算交付。协同设计多了一条"软件线"：你需要在PS端（或Microblaze软核端）用C语言完成寄存器配置、中断响应、数据搬运，让PL逻辑和软件真正"对话"。拿一个典型场景说：你设计了DDS加AD采集链路，PL负责波形生成和采样，PS负责UART收指令、触发DMA、把数据丢给上位机。两条线在AXI总线上交汇，接口定错一个bit，整个系统就死在调试阶段。这也是招聘方区分"能写模块"和"能搭系统"的分水岭——只会写一个FIFO原语的工程师和能独立交付整套软硬件联调系统的工程师，岗位级别差一到两级。

#### ZynQ平台做软硬件协同设计，工程上到底怎么串？

以ZynQ 7020为例，一条完整的联调链路分四层：

第一层：PL侧RTL与IP例化。 在Vivado中完成逻辑设计，例化AXI GPD、BRAM控制器、MIG（DDR）等IP，约束管脚与时序，导出XSA硬件描述文件。

第二层：PS侧C代码。 在Vitis中导入XSA，编写驱动层：UART中断服务解析指令帧，GPIO触发PL采集，AXI DMA从PL的BRAM读数据回传。软核（Microblaze）场景下还需手写启动代码与中断向量。

第三层：接口契约。 寄存器地址表、数据帧格式（帧头+长度+载荷+校验）、中断号分配，必须在Vivado与Vitis两端严格一致。改一处，另一处必须同步，否则仿真过、上板就炸。

第四层：系统级验证。 上位机发帧→PS解析→PL执行→数据回BRAM→DMA上传→MATLAB出波形。全链路跑通后，再用ILA抓PL侧关键节点，确认无亚稳态、无竞争冒险。

2026年企业级项目（如JESD204B高速DAC系统）还要求在PS端实现软核初始化、多通道IQ数据分发与UDP组包上传，复杂度再上一个台阶。

总结与思考题

协同设计的本质不是"会写两种语言"，而是建立一套两端共享的接口规范，让数据流、控制流、时序流严格对齐。试着花30分钟，画出你手头项目中PS到PL交互的完整通路图，标出每个接口的位宽与握手方式。

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如果你正卡在"PL逻辑跑通了，但PS端C代码不知道怎么对接"，或者想系统走一遍从ZynQ最小系统到GT、SRIO、Aurora高速接口的完整协同设计路径，点右下角会话窗口，和宸极教育的FPGA导师说清楚你的基础和目标岗位。我们会根据你的实际情况给出分阶段学习建议，先聊需求，不急着推课。

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