fpga时钟约束的create_clock参数怎么填？

很多初学者写完RTL代码，约束文件里只会写一行：

create_clock -period 10 [get_pins clk]

然后报满屏时序违例，完全不知道问题出在哪。

其实create_clock有三个必须想清楚的参数：

1. period（周期）：不是随便填的。100MHz晶振对应period=10ns。但如果用MMCM/PLL倍频到400MHz，约束要加在PLL输出端而非输入端，位置写错后续所有时序分析全废。

2. waveform（波形）：默认50%占空比。如果用非对称时钟（比如125MHz差分转单端后占空比偏移），必须手动指定waveform {0 5}，否则建立时间和保持时间算出来全是错的。

3. source（源时钟）：多级PLL级联时，第二级必须用-name引用第一级输出作为source，不能直接挂到原始晶振上。

实用习惯：写完create_clock后跑一遍report_clocks，确认时钟数量、频率、占空比跟预期一致。这一步能拦住大多数"约束没生效"的问题。

### 跨时钟域约束和同步时钟约束到底怎么区分？

FPGA工程里经常出现两个异步时钟，比如PL侧100MHz系统时钟和GT收发器侧156.25MHz参考时钟。

同步时钟（同源倍频/分频）：用create_generated_clock约束，指定-source为父时钟，不需要额外做CDC处理，因为相位关系固定。约束里-multiply_divide参数要写对。

异步时钟（不同源、无固定相位关系）：两个create_clock各自独立。必须做时钟域交叉处理——单bit用两级同步器，多bit用异步FIFO或握手协议。约束里用set_clock_groups -async告诉时序工具这两个时钟之间不做路径分析，否则时序报告会漏掉真实违例。

一个高频踩坑点：有人在两个异步时钟之间加了set_max_delay却没加set_clock_groups，时序工具按最短路径检查，报出一堆无意义违例，排查半天才发现约束本身写反了。

总结：时钟约束是工程设计的起点而非收尾动作。约束写对了，时序报告才有参考价值；写错了，后续所有优化都是白做。

思考题：板子上同时挂了25MHz晶振和从PCIe参考时钟分频出的100MHz时钟，约束文件里该怎么处理这两个时钟之间的跨域路径？

如果这类时序与时钟约束的实操问题你遇到卡壳，或者想系统地把从入门到高速接口完整走一遍，点右下角会话窗口跟我们的课程顾问聊聊，看看基于JESD204B项目的实战阶段里，时钟树设计和跨时钟域处理是怎么拆成一步步可落地操作的。

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