拿到一块FPGA开发板，第一反应往往是"这颗芯片最高能跑多少MHz"。但实际工程中，工作频率从来不是 datasheet 上印着的那个理论值——它取决于你的 RTL 设计本身。

1. 逻辑级数与关键路径

每级组合逻辑都有传播延迟（tpd）。写一个40位同步计数器，最坏路径上的门延迟比4位的多出好几倍。综合工具跑完会报告 critical path，这条路径的总延迟直接决定 Fmax：路径越长，能跑的频率越低。所以"能跑多高"的第一道天花板，是你自己写出来的逻辑深度。

2. 布线延迟与时序裕量

同样的门级网表，在布线密集的区域，wire delay 有时比 gate delay 还大。做 timing analysis 时 Setup 和 Hold 两个约束都要满足。重点盯 worst setup path 的 slack：正值代表有裕量，负值意味着频率跑不上去，必须加 pipeline 或拆分逻辑。

3. 器件工艺与速度等级

同一系列不同 speed grade（-1、-2、-3）的触发器延迟不同，工艺节点越新单位延迟越低。但高频同时意味着更高动态功耗和更严的电磁兼容要求，"能跑"和"跑得住"是两回事。选型时别只看频率，功耗和散热也要算进去。

怎么查自己的设计能跑多高？

编译后在时序报告里找 WNS（Worst Negative Slack）。WNS = 0 代表刚好收敛，此时对应的时钟周期就是设计上限。若 WNS 为 -50ps，说明你设的频率比实际能跑的高了——要么降频，要么在关键路径上插寄存器、拆大 fan-out 逻辑、或换更高 speed grade 的器件。

FPGA工作频率上不去，一定是代码写差了？

未必。常见"假低频"原因：.xdc 约束里 create_clock 的 period 写错、generated clock 的 divide 倍数没跟着改、或者约束挂到了不存在的网表上。先核对约束文件，再怀疑 RTL 代码。

同一工程换块板子频率变了，正常吗？

正常。不同开发板的芯片型号、speed grade、PCB 走线长度都可能不同。一份 netlist 在 A 板 Fmax = 180MHz，搬到 B 板可能变成 150MHz。时序收敛必须在目标板型上重新跑一遍验证。

FPGA工作频率是"设计出来的"，不是芯片出厂就定死的。关键路径、布线、器件三者共同画了天花板。

思考：你的设计 Fmax 只有 80MHz，需求却要 200MHz，第一步你会改哪里？

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