很多工程师第一次独立调板子，最容易被"时钟偶尔丢拍、功能时好时坏"这类问题卡住。追根溯源，十有八九和PLL复位时序没对齐有关。下面两个高频问题，基本覆盖了绝大多数坑。

FPGA的PLL复位信号复位时间不够长会怎样？

复位脉冲宽度小于PLL锁定时间，后果是PLL反复进入锁定—解锁循环，输出时钟出现随机毛刺，下游逻辑在亚稳态窗口内采到错数据。不同器件锁定时间差异较大：Xilinx 7系列一般在100μs到1ms量级，部分Intel平台可达数ms。工程上的安全做法：上电后等电源监控电路或复位芯片确认电压稳定，再拉高复位，持续时长取数据手册最坏锁定时间再乘1.5倍作为余量。释放复位后，给下游使能信号预留至少4个输出时钟周期，并用两级触发器把复位同步到目标时钟域，防止亚稳态向更深层逻辑扩散。

PLL复位信号该挂全局复位还是局部复位？

取决于系统架构。单颗PLL供全系统时钟：复位挂全局复位网络，释放时经两级同步器对齐到所有相关时钟域，拉低阶段可异步但建议加RC滤波防毛刺。多颗PLL独立工作：各自复位即可，不必强制全局同步，但注意共享的管理总线时钟不要落在被复位的PLL上。Vivado约束里，PLLFREQ对应的复位端口要单独用create_clock或create_generated_clock声明，别和逻辑域的async_reset标签混用，否则时序报告会冒出大量虚假路径，白调半天。

PLL复位核心就三件事：锁定时间够不够、释放同步没同步、时序约束写没写对。三件事对齐，"偶尔丢拍"基本消失。

思考题：如果你设计里一颗PLL给ADC采样、一颗给DMA，两颗锁定时序不同，复位释放怎么统一调度？欢迎通过右下角客服窗口找讲师聊你的具体场景。

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