FPGA VGA显示的核心原理是什么？需要哪些时序信号？

VGA显示的本质是逐行扫描，不是把整帧图像一次性发出去。FPGA必须同时输出四组信号：HSYNC（行同步）、VSYNC（帧同步）、DE（数据使能）和Pixel Clock（像素时钟）。显示器靠这四路信号判断"当前在画第几行第几列"，任何一路时序偏了哪怕几个周期，画面就会出现撕裂、偏色或整屏闪烁。

以经典的640×480@60Hz为例：总行像素=800（前消隐40+有效640+后消隐88+恢复24），总行数=525（前消隐6+有效480+后消隐4+恢复45），像素时钟≈25.175MHz。你需要搭一个二维计数器：x_count在0~799循环，y_count在0~524循环。当x_count落在[40,680)且y_count落在[13,503)区间时，DE拉高，此时RGB数据才有效输出；DE为低期间，像素值被显示器丢弃，不影响画面。

FPGA做VGA显示，代码框架怎么搭？

三步走：

1. 时钟分频：用PLL或MMCM从100MHz系统时钟分出25.175MHz像素时钟，作为整个VGA模块的独立时钟域，后续所有计数都挂在这个时钟上。

2. 二维帧计数器：两个计数器分别产生x、y位置。由位置关系生成HSYNC（前40周期为低电平）、VSYNC（前6行为低电平）、DE（仅在有效显示窗口内为高）。注意计数器溢出后必须自动归零，别用复位信号硬拉。

3. 像素数据输出：DE有效期间，从片上ROM或FIFO中读出RGB565或RGB888格式的像素值，送至FPGA对应的GPIO引脚。如果做RGB888，每通道8位，三个通道共24根数据线，别忘了在约束文件里把管脚对应好。

一个省时间的调试技巧：先不接显示器，用ILA抓取DE、HSYNC、VSYNC三路波形，确认边沿对齐且无毛刺，再接线通电。花屏和偏色问题基本能在这一步定位，省掉反复改参数的弯路。

总结：VGA显示=像素时钟+二维帧计数器+四组同步信号。把时序图画清楚，代码逻辑自然就顺了。

思考题：如果把分辨率扩展到1024×768@75Hz，像素时钟变成多少？总行像素和总行数各如何变化？帧计数器的阈值需要对应怎么调？

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