FPGA做AD采集，核心就一件事：把模拟世界的连续信号，变成FPGA能处理的离散数字序列。但实际项目里，从选一颗AD芯片到把数据稳定送进FPGA，中间隔着SPI/I2C配置、时钟匹配、位宽转换、跨时钟域同步，每一步都有人栽跟头。

FPGA AD采集中SPI配置和数据读取最容易踩哪些坑？

两个高频问题。一是SPI配置阶段：AD芯片上电后需要先写寄存器设采样率、量程、输出位宽，很多人把SPI的CS拉低时序和时钟使能搞混，芯片没进正常模式，读出来全是0xFFFF。二是数据读取阶段：高速AD（12-bit、50MSPS以上）通常用并口或LVDS串行输出，数据位宽和FPGA内部总线位宽不一致，必须用FIFO或移位寄存器做位宽匹配，否则丢拍。一个原则：配置通道和数据通道分开设计，别混在同一条SPI总线上。

AD芯片采样率跟FPGA主时钟到底怎么匹配？

关键看AD的输出接口类型。串行输出（LVDS）有独立的数据时钟（MCLK或BCLK），由AD内部或外部晶振产生，FPGA需在该时钟域采样，再跨时钟域同步到内部主时钟。并口输出通常有FS（帧同步）信号标记采样边界，FPGA用FS上升沿锁数据。最常见的错误：直接用FPGA高频时钟去采AD输出，不做跨时钟域处理，波形看着对但偶尔丢一位或重复一位，调试能搞你一整天。

总结： AD采集项目的设计核心是"时钟域划分"和"数据通路位宽匹配"，把AD规格书里时钟时序图、接口模式表、配置命令表这三张表吃透，80%的问题就不存在了。

思考题：如果你的AD是14-bit、100MSPS，输出走LVDS串行，FPGA主时钟100MHz，从AD输出到内部数据通路你打算怎么布时钟方案？把思路写下来，点右下角会话发给我们，帮你把链路捋一遍。

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