CPLD的核心是宏单元（Macro Cell）。每个宏单元内部包含一个固定深度的查找表（LUT），输入规模一般在32到256位之间。配置完成后，逻辑路径直接"焊"到管脚上，中间不经过可编程互连矩阵。这带来两个直接结果：输出延迟极低且确定性极强，通常只有两三个门延迟；上电后几乎不需要额外的配置时间，微秒级就能进入工作状态。
FPGA的核心是可配置逻辑块（CLB）。每个CLB里装若干LUT和寄存器，可以级联、拆分、组合成任意复杂逻辑。规模从几万个到上千万个逻辑单元不等，能装下完整的SoC、DSP甚至软核处理器。代价是信号从管脚到管脚要穿越可编程互连矩阵和开关矩阵，延迟比CPLD大，而且同一条信号在不同路径上延迟还会有波动，需要额外的时序约束来兜住。
还有一个容易忽略的区别：CPLD多数使用非易失性存储（Flash、EPROM）保存配置，掉电不丢；FPGA主流方案用SRAM，掉电后必须重新从外部加载bit文件。所以实际工程里，FPGA系统往往要外挂一片小CPLD来管理上电时序、时钟选择和配置加载——这就是"一片CPLD伺候一片FPGA"的经典架构，至今仍在大量板卡上服役。
一句话记住：CPLD像接线板，少而快、确定性高；FPGA像可重构电路板，多而灵活、上限极高。
实际项目中CPLD和FPGA到底怎么选？
选CPLD的典型场景：
逻辑规模小（几十到几百个门）：启动时序、地址译码、电源使能控制、简单状态机
对配置时间极度敏感：要求微秒级完成上电逻辑，SRAM型FPGA做不到
作为FPGA的"外围管家"：管配置加载、时钟选择、复位序列，让FPGA专心跑主逻辑
选FPGA的典型场景：
逻辑规模大，需要片内存储（BRAM、DDR控制器）
涉及高速接口：SerDes、以太网、JESD204B、SRIO、光口回环等
需要迭代开发、频繁改设计——掩膜型CPLD改不动，可编程CPLD容量又太小
包含信号处理、通信协议栈、图像算法等复杂功能
一个实用判断法则：把你的设计用RTL描述出来，逻辑门数量超过500个，或者片内存储需求超过几百bit，大概率该上FPGA了。反过来，如果设计就是十几层组合逻辑加几个触发器，CPLD更合适——面积小、功耗低、BOM成本低，没必要杀鸡用牛刀。
CPLD赢在小而确定，FPGA赢在大而灵活，选型核心看逻辑规模和接口复杂度。
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