做FPGA的人，常被问一句："你写的代码到底跑在哪儿？"答案不是某一行指令，而是一整片并行工作的逻辑电路。这个问题背后，藏着FPGA和软件工程师最本质的差异，也决定了你的学习路径该怎么排。
FPGA工程师日常写的是什么？和软件开发到底有什么不同？
FPGA工程师写的是硬件描述语言（Verilog / SystemVerilog），描述的是同时运行的电路，而非顺序执行的指令流。日常工作中，时间大致这样分布：读协议手册和芯片datasheet占三成，写RTL模块占三成，跑仿真与调时序占两成，用ILA/VIO抓波形定位问题占两成。和软件最大的区别在于——代码综合上板后，逻辑就"焊死"了，没有跳转、没有堆栈，只有时钟沿驱动的状态机在转。
零基础转FPGA方向，最快多久能上手做综合项目？
每天投入4～5小时有效学习的话：前30天跑通LED、分频器、UART收发等基础实验；60～90天掌握FIFO、CDC跨时钟域、AXI总线、DDR读写等核心设计手法；120天左右能独立完成一个带以太网或光口传输的综合工程。真正的卡点通常在第60天前后——从"能写单个模块"到"能搭起一套系统"，这一步需要把协议拆解、模块接口定义、数据流走向串成一条线，光看视频很难突破，得动手搭。
五个阶段，一条递进线
| 阶段 | 时长 | 核心内容 | 标志能力 |
|---|---|---|---|
| 一·入门 | ≈1月 | EDA工具、Verilog语法、状态机、UART/SPI/IIC | 能独立写完一个低速协议模块并仿真通过 |
| 二·基础 | ≈1.5月 | ZYNQ/SOC架构、AXI_FULL/LITE/STREAM、中断、DDR、软硬件联调 | 能完成PL-PS数据交互，用C代码下发参数、采集数据 |
| 三·进阶 | ≈1月 | GT收发器、8B/10B与64/66B编码、Aurora光口、SRIO、SelectIO | 能配置并调试一条高速串行链路 |
| 四·DSP | ≈1月 | 定点/浮点运算、FFT、FIR滤波、相位差最小二乘计算 | 能把信号处理算法落到RTL，理解精度与资源的取舍 |
| 五·综合 | 贯穿 | 基于JESD204B的高速DAC发送系统：需求拆解→模块划分→跨时钟域→DDR/UDP/中断联调 | 交付一个企业级完整工程，覆盖前后端全流程 |
五个阶段不是割裂的清单。阶段一写出来的状态机，会反复出现在阶段三的GT复位序列里；阶段二搭的AXI通道，是阶段五上传数据的基础管道。每一步都在给后面挖地基。
你现在卡在哪一步？是还写不出一个能跑的AXI_LITE从设备，还是模块都通了但不知道怎么把五条链路串成一台"能交付的系统"？
如果你正在评估是否走FPGA方向，或者已经学了几个月但还停在单模块、不确定下一步该攻哪个接口，可以点页面右下角的客服窗口，把当前的代码水平和目标岗位发过来。我们会根据你实际卡住的位置，给一份具体的学习优先级排序和推荐路线，不推销、不套话，聊完你再决定。
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