拿到一个FPGA项目，很多人第一反应是打开EDA工具开始写Verilog。但真正让工程顺利交付的，从来不是码力，而是流程。下面把完整的设计流程拆成6个阶段，每个阶段该做什么、常见坑在哪，一次说清。

阶段一：需求拆解与方案选型

拿到需求文档后，先别碰代码。把功能拆成数据通路和控制通路，确认带宽、时序、接口协议。选型这一步决定后面所有工作——器件资源够不够、IP核支持不支持目标速率，都要在这一步定死。

阶段二：架构设计与模块划分

画一张顶层框图，标明每个模块的输入输出、时钟域归属、数据位宽。跨时钟域的位置要提前圈出来，这是后面仿真和调试的重灾区。模块粒度别太细也别太粗，一个模块对应一个可独立仿真的功能单元为宜。

阶段三：RTL编码与模块级仿真

按自顶向下顺序写代码，每写完一个模块立即写testbench跑仿真。重点检查三处：复位是否同步释放、FIFO满空标志是否正确、状态机有无死锁。仿真通过率不到100%就别往下走。

阶段四：约束与综合

写好时序约束（时钟周期、输入输出延迟、总线模式），跑综合看报告。关注三件事：时序是否收敛（slack为正）、资源占用是否在器件预算内、关键路径走了多少逻辑级。如果时序打不住，回阶段二调架构，别在约束里硬凑。

阶段五：板级调试与验证

下载bit文件上板，用ILA抓关键信号，用VIO注入测试激励。先验时钟和复位，再验数据通路，最后验控制逻辑。每验通一层再往下推，别一上来就测完整功能。

阶段六：联调与交付

如果是SoC架构，PL与PS的中断、DMA传输、BRAM交互都要在此阶段完成验证。输出设计文档、仿真报告、调试记录，工程才算闭环。

FPGA设计流程中，仿真和上板调试的时间比例怎么分配？

仿真阶段至少占总工期的40%，上板调试占20%到30%。很多新手把90%时间花在写代码，仿真和调试各挤10%，结果上板后问题一堆，返工成本远高于前期多花两天仿真。合理节奏是：模块级仿真→系统级仿真→上板基础验证→完整功能联调，每一步设明确通过标准，没通过不进入下一步。

新手做第一个完整FPGA项目，最容易卡在哪一步？

卡在"需求拆解"。不是写不了代码，而是面对一个模糊需求，不知道从哪里入手、怎么划分模块、时序预算怎么算。这一步没有标准答案，需要反复拆、反复画框图、跟mentor确认。把第一个项目的需求拆解过程完整记下来，第二个项目速度会快很多。

总结与思考题

设计流程的核心原则只有一条：每个阶段有明确交付物，没通过不进入下一阶段。思考：如果你的项目需求中途变更，你会从哪个阶段开始重新走流程？

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