FPGA连通区域用逐行扫描还是逐像素遍历？

很多初学者的第一反应是把整张图读进来，每个像素跟上下左右四个邻居比较，能连通的就归为一组。CPU 上写个 flood-fill 确实没问题，但搬到 FPGA 上立刻撞墙：1024×1024 的图根本塞不进片上 BRAM，像素间的依赖链让流水线拉不开，综合完 LUT 和寄存器占用直接翻好几倍。

务实的工程路径是逐行扫描。只需维护一行 line buffer 存上一行的 label 值，当前行每个像素判断左边（本行已算完）和上边（line buffer 对应列）两个邻居即可。右边和下边的连通性会在后续行被自然覆盖，这就是经典的 top-left 扫描规则。硬件上就是一个 1024 位宽的并行比较阵列加一行移位寄存器，每个时钟周期推完一整行。额外好处是输入图像可以流式喂进来，不需要整张图同时驻留在内存里，对大图像场景非常友好。

等价合并（union-find）在FPGA上怎么落地？

CPU 端 union-find 靠动态数组加路径压缩，FPGA 上没有"随便 alloc"的自由。实际落地分三步：

第一步，给每个新出现的连通区域分配临时 label。上限绑定到一行中"起始点"（左邻和上邻都不是前景像素）的最大数量，通常远小于总像素数。

第二步，用一张小 BRAM 或分布式 RAM 做等价映射表，记录 label 之间的归并关系，比如 label 3 等价于 label 1。查表深度等于最大临时 label 数，一般 256 深度绑绑有余。

第三步，当前行算完后延迟若干周期，对临时 label 做第二遍查表，替换成最终 ID 再输出。这三步可以做成三级流水线，吞吐不降。

核心约束是映射表深度。工业缺陷检测里的二值化图像，一行内独立连通区域通常不超过一两百个。但如果你处理的是密集纹理图，区域数可能逼近行宽，这时需要加溢出判断：映射表满了就启用强制合并策略，把两个小区域归为同一个 label，避免后续逻辑挂死。

总结与思考

逐行并行加有限等价表，是 FPGA 实现连通区域最务实的工程路径。

思考题：行宽 1024，某一行独立区域数超过了你的映射表深度，你会设计什么 fallback 逻辑兜底？

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