很多初学者一上来就把CPLD和FPGA混为一谈，觉得"都是可编程逻辑器件，差不多"。但真到了选型和开发阶段，这两者在架构、配置、延迟特性上的差异，会直接决定你的项目能不能跑通。

架构：宏单元 vs LUT阵列

CPLD的核心是宏单元（macrocell），每个宏单元内部是"查找表＋触发器"的固定组合，逻辑表达偏向组合逻辑，擅长地址译码、端口扩展、简单的I/O复用。FPGA则是LUT＋FF的海量可配置阵列，能实现任意时序逻辑，容量从几百万门到上亿门，DSP、SerDes、大位宽总线这些活儿它才接得住。

配置方式：掉电不丢 vs 每次重载

CPLD多用电熔丝或闪存，配置信息断电后仍在，上电即工作，天然适合boot加载和电源时序控制。FPGA的LUT阵列是SRAM，掉电就清零，每次上电必须由外部配置芯片或上位机重新下载比特流。这一步差异在工业现场里非常关键——你不可能让一块板子每次开机都要等电脑连上去。

延迟：可预测 vs 需约束

CPLD内部路径是固定的，从输入到输出的延迟在设计时就确定，适合对确定性要求极高的场景。FPGA的路径经过综合和布线后才会确定，延迟必须靠XDC约束文件管住，否则时序违例跑起来就是隐患。

实际选型经验：逻辑门数在几千以内、要求掉电不丢配置、延迟必须确定——CPLD够用。涉及复杂DSP、高速接口、大宽度并行总线——直接上FPGA或SoC（如ZYNQ）。

CPLD和FPGA能互相替换吗？

不能简单替换。把一段FPGA里LUT密集型代码搬到CPLD上，宏单元大概率不够用；反过来，CPLD里对确定性延迟的依赖，在FPGA上需要额外做时序约束才能复现。两者是不同量级的工具，选错平台比代码写错更致命。

现在新项目还用CPLD吗？

用，但场景收窄了。SoC板卡里的boot strap、JTAG扩展、电源时序控制这类"小而确定"的活，CPLD依然是成本最低的方案。纯逻辑复杂度的活，基本被FPGA或ZYNQ这类SoC接管。

一句话总结：CPLD赢在确定性和小容量，FPGA赢在灵活性和规模，选哪个看你的门数、配置需求和延迟约束。

思考题：如果你的项目既要掉电不丢配置、又要跑一段FFT，你会怎么在CPLD和FPGA之间做取舍？

宸极教育的FPGA课程从Verilog入门一路讲到高速GT接口和JESD204B实战项目，31个章节、21个企业级项目，覆盖从画原理图到软硬件联调的完整链路。如果你正在准备进入硬件赛道，或者对CPLD/FPGA选型仍有拿不准的地方，点击官网右下角客服窗口，把你的项目背景发过来，讲师会帮你梳理一条最短的学习路径。

未经许可，禁止转载！