很多同学第一次打开FPGA工程，看到时序约束里写 create_clock -period 5 [clk_p]，或者综合报告里 Fmax = 250MHz，会下意识犯嘀咕：板子上明明只焊了 50MHz 晶振，芯片主频怎么就飙到两百多兆了？这个疑问背后，其实藏着 PLL 倍频、工艺节点和时序收敛三块核心知识。下面用两个高频问题把这条线串起来。

50MHz 参考时钟和 250MHz 主频，到底矛盾不矛盾？

不矛盾，这是新手最容易混淆的点。参考时钟（ref_clk）只是给 PLL 或 MMCM 一个"拍子"，内部倍频系数（比如 ×5）把它变成 250MHz 的工作时钟，再分发给各逻辑模块。你在约束文件里写 create_clock 250MHz，指的就是 PLL 输出端，不是板子上的晶振。

换个角度理解：综合报告里的 Fmax 250MHz，意思是"当前 RTL 逻辑在这个工艺、这个约束下，最坏路径能跑通的最高频"。它和参考时钟数值没有直接等号关系，真正决定上限的是：① 工艺节点（7nm 和 28nm 的 gate delay 差很多）；② 关键路径长度（组合逻辑级数）；③ 时钟树平衡度。同一份 Verilog 代码放到不同器件上，Fmax 可以差几十兆。

主频是不是越高越好？面试怎么答才不踩坑？

不是。工程里盲目拉高频有三个代价：功耗近似线性增长、PCB 高速走线串扰加剧、时序收敛余量（timing margin）被压缩，温度一漂或电源一抖就容易丢功能。实际项目中，够用就好。

面试时建议这样组织答案："主频上限由时序收敛决定。我会先看综合报告的 Fmax 和 slack，再判断是优化逻辑级数、调整时钟域划分，还是接受降频运行，不会为了数字好看硬拉频率。"这样既展示你懂 setup/hold，也体现工程判断力，比背参数有效得多。

核心一句话： FPGA 主频高，靠的是 PLL 倍频＋先进工艺＋合理约束三者配合，而非晶振本身。

思考题： 如果你的工程 Fmax 只达到目标频率的 70%，你会从哪三个方向逐一排查？

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