FPGA中PLL和MMCM到底选哪个？

Xilinx器件里，PLL只支持整数倍频/分频，输出频率必须是输入时钟的整数倍或分数倍。200MHz进、出100MHz或50MHz，PLL直接搞定。但需要270MHz、333MHz这类非整数频率，或者要同时输出多路异构频率且相位对齐，就得切到MMCM（Mixed-Mode Clock Manager）。

实操区别：两者都在Vivado的IP Catalog里生成，参数不同。PLL主要配CLKFBOUT和CLKOUT的倍分频系数；MMCM要多填DIVCLK_DIVIDE、CLKOUTx_DIVIDE、CLKOUTx_PHASE。生成IP后在顶层模块例化，把时钟输出接到目标逻辑，再在XDC约束文件里把时钟绑到具体管脚，或标记为created_clock让时序工具识别。

PLL生成新时钟后，跨时钟域为什么不能直接连线？

PLL把100MHz倍频到400MHz，看起来只是频率变了，但新旧两个时钟域之间不存在确定性时序关系。数据直接跨过去，亚稳态窗口照样敞开。正确做法是插级联FIFO（深度按慢时钟周期÷快时钟周期+2计算）或用握手信号做安全同步。

两个容易踩的坑：

跑Static Timing Report时，跨域路径要写set_max_delay或mark false_path，综合工具不会自动识别你的意图，漏了约束就会出现setup/hold violation但跑起来"恰好正常"的隐患；

PLL上电到锁定需要若干输入时钟周期，启动逻辑里必须判断locked信号再释放数据通路，否则前几拍全是乱码。仿真时把reset拉高时间留够锁定周期，才能看到正确波形。

总结与思考题

PLL调用就三步：定频率、配约束、验时序。把这三步吃透，绝大多数时钟管理问题都能独立解决。

思考题：如果你的项目里PLL和MMCM同时存在，两棵时钟树之间有异步数据交换，约束文件里你会怎么写？欢迎把实际项目场景发给我们聊聊。

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