FPGA中同步时钟和异步时钟到底有什么区别？

在FPGA设计里，"同步时钟"指所有触发器挂接在同一个时钟边沿上采样数据。你的系统主频是100MHz，所有寄存器的时钟输入都连到同一根CLK_100M线上，整个模块就处于同一个时钟域。域内，数据在相邻时钟周期之间传递，建立时间和保持时间都有明确裕量可算，设计者只需关注时序收敛。

异步时钟则完全不同。两个模块各用各的时钟源——PL端跑100MHz，PS端跑50MHz，GT收发器内部还有一个4.096GHz的参考时钟。域与域之间如果直接连线，信号到了目标域就变成"亚稳态"：触发器在时钟沿到来时输入仍在翻转，输出卡在一个中间电平，经过一段不确定时间后随机锁定到0或1。轻则一个bit出错，重则整条数据通路瘫痪。

一块真实的FPGA板卡上，时钟源不止一个。系统主频、以太网PHY的125MHz、DDR控制器的参考时钟、GT收发器的Q时钟、JESD204B的位时钟……每一个都是独立的时钟域。域内信号走同步路径，跨域必须做处理。这也是为什么面试时高频问题永远是"你怎么做跨时钟域"——它不是一道孤立的题，而是贯穿整个FPGA设计的基本功。

跨时钟域打两拍够不够？什么时候必须上FIFO？

单比特信号跨域，最经典的做法是"打两拍"——信号经过两级目标域时钟的同步器寄存器后，亚稳态传播到第三级的概率降到1e-15量级以下，工程上认为安全。中断标志、状态指示这类单bit信号，两拍就够用。

但如果你要跨过去的是多比特数据——比如一组16位的ADC采样值——打两拍就不够了。各bit到达目标域的时序不同，可能采到"上半截旧值、下半截新值"的撕裂数据。这时必须用格雷码指针的异步FIFO：写指针挂在源时钟域，读指针挂在目标时钟域，指针之间用格雷码桥接，天然免疫多bit亚稳态。握手协议是另一种选择，适合低速、低吞吐场景。

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总结： 同步时钟的核心就一句话——同一边沿采样，域内安全。跨域设计的本质是消除亚稳态传播。

思考题： 如果你的GT Q时钟（4.096GHz）要和100MHz系统交换数据，跨域通路你会怎么设计？欢迎来聊聊思路。

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